博通推出了3.5个芯片面积的4个H200，D XDSiP封装平台

2024-12-11

电子爱好者网报道(文章 / 博通最近推出了梁浩斌 3.5D XDSiP 面向下一代高性能的芯片封装平台技术 AI、HPC 应用的定制 XPU 和 ASIC。3.5D XDSiP 最大的亮点，就是能超越它。 6000 平方毫米的 3D 把硅片和硅片堆起来 12 个 HBM 将模块集成到系统级封装中。这个概念是什么？

骁龙手机移动终端旗舰处理器 8Elite 核心面积是 124.1 平方毫米；英伟达 H200 核心面积 1526 平方毫米；英伟达今年首次推出 Blackwell 架构 GPU B200，采用双 die 封闭，核心面积也达到了 1600 上下平方毫米。换言之，博通 3.5D XDSiP 平台，可以支持近距离 4 个 B200 集成在一个封装中的核心。

所以如此“巨大”的芯片是如何包装的，市场上真的需要如此大规模的芯片吗？

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在大规模计算集群中，随着摩尔定律的进一步缓解，先进封装 XPU 世界范围内的应用已成为行业共识， AI 计算中，XPU 需要计算、内存、I/O 等待复杂的功能集成，以最大限度地降低功耗和支出。

而博通的 3.5D XDSiP 作为一个用于定制计算芯片的平台，平台的优势主要包括：

加强互连密度：与传统选择硅通孔 TVS 的 F2B相对于3.5的技术(面到背)D XDSiP 选用 HCB(混合铜键合)以 F2F逻辑芯片以零距离的形式堆叠，增加了堆叠芯片之间的信号密度。 7 倍；

高能效率：通过使用 3D HCB 取代平面芯片到芯片的物理接口，减少芯片到芯片接口的功耗 90%；

减少延迟：最大限度地减少延迟 3D 计算、内存和堆栈 I/O 零件间延迟；

超小型化：支持较小的转接板和封装尺寸，从而降低成本，改善封装翘曲。

这种封装技术是博通多年来与台积电合作的结果， ASIC 产品部高级副总裁兼总经理 Frank Ostojic 表示：“随着我们达到摩尔定律的极限，对下一代来说，先进的封装是 XPU 集群尤为重要。通过与客户的密切合作，我们在台积电和台积电。 EDA 在技术和工具的基础上，合作伙伴创造了一个 3.5D XDSiP 平台。芯片组件通过垂直堆叠，Broadcom 的 3.5D 该平台使芯片设计师能够在缩小插入器和包装尺寸的同时，为每个部件匹配正确的制造工艺，从而显著提高性能、效率和成本。"

台积电市场拓展高级副总裁张晓强博士表示，台积电和博通近几年密切合作，处理和处理台积电最先进的逻辑 3D 与博通设计专业知识相结合的芯片堆叠技术。

博通说，3.5D XDSiP 现在技术已经成为主要技术 AI 客户已经使用了领域， 6 该产品正在开发中。在这些人中，富士通下一代 2nm 制程的 Arm Cpu FUJITSU-MONAKA 已确认使用博通 3.5D XDSiP 根据富士通之前的介绍，技术，这个Cpu面向数据中心，边缘计算等应用，MONAKA 每粒 CPU 包含一个中心 I/O die 和四个 3D 竖直堆叠 die，并集成 SRAM，预估 2027 年出货。

使用 3.5D XDSiP 博通最早预测技术芯片产品。 2026 年 2 每月实现出货。

总结

作为未来的先进封装 AI 计算芯片的重要组成部分，博通，一个大面积的芯片封装方案，可以大大提高系统集成度。同时，通过创新的互联方案，可以提高电影中互联的带宽和能效，有望成为未来高性能处理器的重要方向。

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